Tugas Akhir II Modul II

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Laporan Akhir

Percobaan 2 Modul 2

1. Jurnal  [Kembali]

2. Alat dan Bahan  [Kembali]

1. JK flip flop (74LS112)

Gambar 1. 74LS112

2. Saklar SPDT

Gambar 2. Saklar SPDT

3. Power

Gambar 3. Power DC

4. Resistor

Gambar 4. Resistor

5. LED

Gambar 5. LED

3. Rangkaian  [Kembali]

Gambar 6. rangkaian simulasi

4. Prinsip Kerja Rangkaian  [Kembali]

Kita mencoba memahami konsep kerja dari T flip flop dimana T flip flop adalah JK flip flop dimana J dan K nya dihubung menjadi 1 oleh sebab itu di simulasi ini kita menggabungkan J dan K ke VCC hal ini membuat logika pada T di T flip flop berlogika 1. Dan dapat diketahui bahwa ketika T = 1 maka kondisi pada T flip flop adalah kondisi toggle sedangkan ketika T = 0 maka kondisi akan menjadi tidak berubah atau latch. output akhirnya akan berubah mengikuti B1 dan B0 yang terhubung ke pin S dan R yang berjenis aktif low. Dimana aktif low adalah aktif ketika rentah atau berlogika 0.

5. Video Rangkaian  [Kembali]

6. Analisa  [Kembali]

1. Apa yang terjadi jika input T diberi logika 0 (Low)?

Jawab:

Jika T= 0, T flip flop akan tetap dengan output sebelumnya T flip flop hanya berubah menjadi toggle disaat T = 1 dan diberi trigger maka diketahui saat T = 0 maka output tidak akan berubah.

2. Apa perbedaan ketika input clock T flip flop diberi input rise time dan fall time?

Jawab:

Setiap clock berubah menjadi 0 & 1 sesuai jenis pin dari CLK apa bila berjenis aktif low maka setiap kali terjadi fall time output akan berubah dikarenakan T= 1 maka kondisi memasuki kondisi toggle yang akan berubah terus outputnya secara berlawanan.

7. Link Download  [Kembali]

᭒ HTML↠ klik disini
᭒ Aplikasi↠ klik disini
᭒ Gambar Rangkaian↠ klik disini
᭒ Video Percobaan↠ klik disini
᭒ Datasheet 74LS112 (J-K flip flop)↠ klik disini