Tugas Akhir I Modul IV

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Laporan Akhir

Percobaan 1 Modul 4

1. Jurnal  [Kembali]

2. Alat dan Bahan  [Kembali]

1. Module D'Lorenzo

2. Jumper

3. Rangkaian  [Kembali]

Gambar 1. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian  [Kembali]

   Pada percobaan ini kita mengetahui cara kerja dari shift register, diatas merupakan rangkain shift register dengan kondisi kondisi seperti pada jurnal maka dapat dikertahui:

1. Ketika B3 - B6 berlogika 1 B2 berlogika 1 B1 berlogika don't care dan B0 berlogika 1 maka rangkaian menjadi rangkaian Serial In Serial Out dikarenakan data yang didapatkan keluar dan masuk secara satu pertsatu. Data akan masuk ketika B1 diberi logika 1 dan akan keluar ketika B1 diberi logika 0.

2. Ketika B3 - B6 berlogika 1 B2 diberi trigger fall time B1 berlogika don't care dan B0 berlogika 1 maka rangkaian menjadi rangkaian Serial In Paralel Out dikarenakan data yang didapatkan masuk secara satu persatu / bergeser dari MSB ke LSB sedangkan ketika B2 diberikan fall time maka secara bersama seluruh data akan keluar secara bersaman. itulah kenapa rangkaian ini menjadi SIPO.

3. Ketika B3 - B6 berlogika don't care, B2 berloka 1, B1 berlogika 0, dan B0 berlogika 1 maka rangkaian menjadi rangkaian shift register Paralel In Serial Out. hal ini terjadi diakibatkan B3 - B6 merupakan data yang kita gunakan ketika kita beri sebuah data dan kita menjalankan simulasi secara bersamaan seluruh data telah masuk secara keseluruhan sedangkan ketika data keluar, data keluar secara satu persatu.

4. Ketika B3 - B6 berlogika don't care, B2 berloka 0, B1 berlogika 0, dan B0 berlogika 1 maka rangkaian menjadi rangkaian shift register Paralel In Paralel Out, hal ini terjadi karena data yang masuk keluar secara bersamaan dan keluar secara bersamaan.

5. Video Rangkaian  [Kembali]

6. Analisa  [Kembali]

1.) Analisa output yang dihasilkan tiap-tiap kondisi

Jawab:

Kondisi pertama, Rangkaian menjadi jenis SISO karena data yang masuk pada shift register bergerak / bergeser satu persatu dan juga ketika data keluar dari shift register bergeser satu persatu.
Kondisi kedua, rangkaian menjadi jenis SIPO karena data yang masuk pada shift register bergeser satu persatu sedangkan ketika data keluar dari shift register secara bersamaan.
Kondisi ketiga, rangkaian menjadi PISO karena data yang masuk pada shift register secara bersamaan sedangkan ketika data keluar dari shift register secara satu persatu.
Kondisi Keempat, rangkaian menjadi PIPO karena data yang masuk dan keluar dari shift register bergeser secara bersamaan.

2.) Jika gerbang AND pada rangkaian dihabus, sumber clock dihubungkan langsung ke flip flop, bandingkan output yang didapatkan

Jawab:

Hal yang terjadi adalah hilangnya kemampuan rangkaian menjadi tipe Paralel Out dikarenakan yang membuat rangkaian menjadi Paralel Out itu diatur oleh B2 yang dihubung pada gerbang AND jika B2 tidak dihubungkan maka tidak dapat membuat menjadi Paralel Out.

7. Link Download  [Kembali]

᭒ HTML↠ klik disini
᭒ Rangkaian↠ klik disini
᭒ Gambar Rangkaian↠ klik disini
᭒ Video Percobaan↠ klik disini
᭒ Datasheet 74111 (JK Flip Flop)↠ klik disini